学习FPGA,选择VHDL还是Verilog

HDL?这是一个初学者最常见的问题。其实两种语言的差别并不大,它们的描述能力也类似。掌握其中一种语言以后,可以通过短期的学习,较快的学会另外一种语言。选择何种语言主要还是看周围的人群的使用习惯,这样便于日后的学习和交流。当然,如果是集成电路(ASIC)设计人员,则必须首先掌握 Verilog HDL,因为在IC设计领域,90%以上的公司都是采用Verilog HDL进行IC设计的。对于FPGA/CPLD设计者而言,两种语言可以自由选择。

学习HDL语言的时候有以下几点提示

1.了解HDL的可综合性问题。HDL有两种用途:系统仿真和硬件实现。如果程序只用于仿真,那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现,那么我们就必须保证程序的可综合(程序的功能可以用硬件电路实现)。我们应该牢记一点:所有的HDL描述都可以用于仿真,但不是所有的 HDL描述都能用硬件实现。

2.用硬件电路设计的思想来编写HDL。学好HDL的关键是充分理解HDL语句和硬件电路的关系。编写HDL,就是在描述一个电路,不能用纯软件的设计思 路来编写硬件描述语言。

3.语法掌握贵在精,不在多。30%的基本HDL语句就可以完成95%以上的电路设计,很多生僻的语句并不能被所有的综合软件所支持,程序移植或者更换平台的时,容易产生兼容性问题,也不利于他人阅读和修改。

4.HDL语言与原理图输入法的关系。HDL和传统原理图输入法的关系就好比高级语言与汇编语言的关系。HDL语言可移植性好,使用方便,但效率不如原理图;原理图输入的可控性好、效率高、比较直观,但设计大规模CPLD/FPGA时显得繁琐,移植性差,在真正CPLD/FPGA设计中,通常建议采用原理 图和HDL相结合的方法来设计。

1、Project 是由頭做到尾都自己來, 不用別人的 IP 那麼, 我想問題不大, 但如果你未來會開 ASIC 需要整合IP 供應商的 IP 那麼建議你用 Verilog!

2、以前的一个说法是:在国外学界VHDL比较流行,在产业界Verilog比较流行。

3、说技术上有多大优势都是没什么意义的,有些东西也不是技术决定的,大家都觉得VHDL没前途,它就没有前途了。

4、 VHDL太陈腐了。Verilog2001标准刚推出来没两年,明年又要推出verilog2005标准了,现在草案都是第三稿了。再看看VHDL,一点发展动静都没有,怎么能跟得上时代的要求啊,怎么能做得了系统级概念设计、集成、仿真和验证啊

5、verilog适合算法级,rtl,逻辑级,门级,而vhdl适合特大型的系统级设计,,也就是在系统级抽象方面比verilog好

6、I know both languages equally well.When asked which one I prefer,I usually answer that I was asked the wrong question.The right question should be”Which one do I hate the least?”And the answer to that question is :”the one I’m not currently working with”.

7、Verilog code 运行快,simulation performance 好,所以netlist都用verilog,VHDL package 比较好,但写得费事…。

8、国内VHDL看到的更多一些,国外应该都是Verilog,你看看常见的这些EDA软件对Verilog的支持程度就知道了,如Modelsim、Debussy、Synplify、LDV。

从我的实践看,绝对是Verilog流行,当然,也可能是我孤陋寡闻了,

选择哪个语言其实是跟你在哪个公司上班有关,公司用哪个你就得用哪个,如果你现在还没有上班,那你要看看你要应聘哪个公司。

从电路设计上说,道理都是相通的,上手还是不成问题,不过从语言、语法的角度讲,差异还是很大的,要发挥语言、代码本身的全部功能、潜力,没有一两年的使用是不行的。

9、应该说随着IC设计的发展,用Verilog的越来越多,VHDL越来越少,我感觉这绝对是一个趋势。

其实语言本身是其次,重要的是你所在的团队、公司用的是什么。

你可能误解了,国内几个大公司IC设计都是用的Verilog,如huawei、中兴等。

10、Verilog就像C;

    VHDL就像PASCAL;

11、VHDL比较严谨,Verilog比较自由,初学还是用VHDL比较好,初学用Verilog会比较容易出错。

在国外,VHDL是本科课程,Verilog是研究生课程。

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